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Commit b5ec667f authored by Christoph Gerum's avatar Christoph Gerum
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aufgaben/blatt01/blatt01.md
View file @ b5ec667f
......@@ -33,13 +33,11 @@ Auschecken des aktuellen Quellcodes des Simulators
hg clone http://repo.gem5.org/gem5-stable gem5
Für die Aufgaben wird der Simulator für den [ARM](http://infocenter.arm.com/help/index.jsp)-Instruktionssatz verwendet.
Dieser wird im Verzeichnis ```gem5``` übersetzt mit:
scons build/ARM/gem5.opt
Zuletzt wird noch ein compiler zur Erzeugung von ausführbaren Dateien für die Zielarchitektur installiert.
sudo apt-get install gcc-arm-linux-gnueabihf
......@@ -83,9 +81,8 @@ Für einfache Simulationenenthält GEM5 schon beispielkonfigurationen wie ```$(G
Bei aufwändigeren Simulationen und eigenen Erweiterungen müssen allerdings eigene Konfigurationen erstellt werden.
Diese Konfigurationsdateien sind einfache [Pythonskripte](http://python.org), die aber auf dem Simulator (in unserem Fall: ```$(GEM5_ROOT)/build/ARM/gem5.opt```),
und nicht dem Standard-Interpreter ausgeführt werden.
und nicht dem standard Pythoninterpreter ausgeführt werden.
![Abbildung der gewünschten Systemkonfiguration](/aufgaben/figures/system1.svg)
``` python
import m5
......@@ -109,33 +106,50 @@ system.clk_domain.clock = '2GHz'
system.clk_domain.voltage_domain = VoltageDomain()
```
Als nächstes wird der Adressraum der Prozessoren in Teilbereiche für die einzelnen Speicher-/Peripheriegeräte unterteilt.
In diesem Fall reicht ein einzelner bereich für den 512 MB großen Hauptspeicher. Außerdem wird der detailgrad der Speichersimulation
angegeben. Hier ist in den meisten fällen ```timing``` die richtige Wahl. Falls die AtomicSimpleCPU verwendet wird,
muss hier allerdings ```atomic``` angegeben werden.
``` python
system.mem_mode = 'timing'
system.mem_ranges = [AddrRange('512MB')]
system.mem_mode = 'timing'
```
Als nächstes wird das CPU-Modell instanziert. Auch wenn in der Simulation keine Interupts verwendet werden muss immer in
Interrupt-Controller erzeugt werden.
``` python
system.cpu = TimingSimpleCPU()
system.cpu.createInterruptController()
```
Als nächstes wird das Verbindungsnetzwerk für die Speicherzugriffe erzeugt.
``` python
system.membus = SystemXBar()
```
Und mit dem Prozessor verbunden.
``` python
system.cpu.icache_port = system.membus.slave
system.cpu.dcache_port = system.membus.slave
```
Dasselbe wird auch für den Speicher gemacht.
``` python
system.mem_ctrl = DDR4_2400_x64()
system.mem_ctrl.range = system.mem_ranges[0]
system.mem_ctrl.port = system.membus.master
system.system_port = system.membus.slave
```
Abschließend wird das auszuführende Programm geladen.
``` python
process = LiveProcess()
process.cmd = ['./hello.elf']
......@@ -143,13 +157,13 @@ system.cpu.workload = process
system.cpu.createThreads()
```
Und die Simulation gestartet.
``` python
root = Root(full_system = False, system = system)
m5.instantiate()
```
``` python
print "Beginning simulation!"
exit_event = m5.simulate()
......@@ -159,26 +173,50 @@ print 'Exiting @ tick %i because %s' % (m5.curTick(), exit_event.getCause())
Die Konfigurationsdatei finden Sie auch unter [aufgaben/blatt01/simple.py](/aufgaben/blatt01/simple.py).
Erweitern Sie die Konfiguration so, dass wie in der folgenden Abbildung L1 Caches verwendet werden.
![Abbildung der gewünschten Systemkonfiguration](/aufgaben/figures/system1.svg)
Die Caches sollen die folgende Konfiguration haben:
| | L1 Instruction Cache | L1 Data Cache |
|------------------|----------------------|---------------|
| Große | 16 KB | 64 KB |
| Assoziativität | 2 | 4 |
| Replacement | LRU | LRU |
| Hit Latency | 2 Cycles | 3 Cycles |
| Response Latency | 2 Cycles | 2 Cycles |
Die Parameter des Caches können der Datei ```src/mem/cache/BaseCache.py``` im gem5 verzeichnis entnommen werden.
``` python
class L1ICache(BaseCache):
size = '16kB'
...
```
### Fragen
1.
### Abgabe:
Eine Datei ```simple.py``` die das programm hello world auf der angegebenen Systemkonfiguration ausführt.
Eine Datei ```simple_cache.py``` die ein Programm ```./hello.elf``` auf der angegebenen Systemkonfiguration mit L1-Cache ausführt.
## Aufgabe 4: CPU-Typen und Ausführungszeiten
gem5 stellt verschiedene Typen von CPU-Modellen bereit, mit denen Simuliert werden kann. In ILIAS finden Sie den Sourcecode für eine einfache Mathe-Benchmark. Kompilieren Sie diese und führen sie auf den verschiedenen Modellen aus.
* m5out auswerten
* ausführungszeit und simulierte cycles rausfinden
Der GEM5
Beschreiben Sie die Unterschiede und begründen Sie diese.
Im Unterverzeichnis ```simple_cache.py```
### Fragen
1.
2.
3.
1. Wie unterscheiden sich die 3 CPU-Typen? Beschreiben Sie die characteristischen Eigenschaften kurz.
2, Überlegen Sie sich für jede der 3 Varianten einen sinnvollen Einsatzzweck beim Entwurf einer Rechenerarchitektur.
### Abgabe:
* Tabelle mit den Ausführungszeiten (sim_seconds, sim_ticks, host_seconds)
* Erklärung der Unterschiede.
Abzugeben sind: Skript zum ausführen der Messungen, Plot der Ergebnisse sowie antworten auf die Fragen.
aufgaben/blatt01/simple.py
View file @ b5ec667f
......@@ -22,6 +22,7 @@ system.cpu.dcache_port = system.membus.slave
system.mem_ctrl = DDR4_2400_x64()
system.mem_ctrl.range = system.mem_ranges[0]
system.mem_ctrl.port = system.membus.master
system.system_port = system.membus.slave
process = LiveProcess()
process.cmd = ['./hello.elf']
......@@ -31,9 +32,7 @@ system.cpu.createThreads()
root = Root(full_system = False, system = system)
m5.instantiate()
print "Beginning simulation!"
exit_event = m5.simulate()
print 'Exiting @ tick %i because %s' % (m5.curTick(), exit_event.getCause())
aufgaben/figures/system1.svg
View file @ b5ec667f
......@@ -9,8 +9,8 @@
xmlns="http://www.w3.org/2000/svg"
xmlns:sodipodi="http://sodipodi.sourceforge.net/DTD/sodipodi-0.dtd"
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......@@ -52,6 +52,41 @@
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......@@ -62,9 +97,9 @@
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......@@ -96,7 +131,7 @@
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......@@ -107,204 +142,288 @@
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<g
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<text
xml:space="preserve"
id="text3590"
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x="31.895706"
style="font-size:40px;font-style:normal;font-weight:normal;fill:#000000;fill-opacity:1;stroke:none;font-family:Bitstream Vera Sans"
x="87.256363"
y="762.85193"
id="text3590"><tspan
sodipodi:role="line"
xml:space="preserve"><tspan
style="font-size:34.01787949px"
y="760.85193"
x="31.895706"
id="tspan3592"
x="87.256363"
y="762.85193">ARM-CPU</tspan></text>
sodipodi:role="line">TimingSimpleCPU</tspan></text>
</g>
<rect
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width="151.8562"
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y="653.62274"
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<text
id="text3644"
y="691.04596"
x="19.676949"
xml:space="preserve"
style="font-size:40px;font-style:normal;font-weight:normal;fill:#000000;fill-opacity:1;stroke:none;font-family:Bitstream Vera Sans"
xml:space="preserve"><tspan
y="691.04596"
x="19.676949"
x="19.676949"
y="691.04596"
id="text3644"
transform="translate(9.2857143,37.85714)"><tspan
sodipodi:role="line"
id="tspan3646"
sodipodi:role="line">L1 Inst</tspan><tspan
id="tspan3648"
y="741.04596"
x="19.676949"
sodipodi:role="line">Cache</tspan></text>
y="691.04596">L1I-</tspan><tspan
sodipodi:role="line"
x="19.676949"
y="741.04596"
id="tspan3648">Cache</tspan></text>
<rect
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style="fill:none;stroke:#000000;stroke-width:1.17771304;stroke-opacity:1" />
<text
id="text3644-3"
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style="font-size:40px;font-style:normal;font-weight:normal;fill:#000000;fill-opacity:1;stroke:none;font-family:Bitstream Vera Sans"
xml:space="preserve"><tspan
style="font-size:36px"
y="691.62079"
x="180.69086"
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sodipodi:role="line">L1 Data</tspan><tspan
style="font-size:36px"
id="tspan3648-3"
y="736.62079"
x="180.69086"
sodipodi:role="line">Cache</tspan></text>
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<path
id="path3700"
style="opacity:0.11000001000000000;fill:none;stroke:#000000;stroke-width:1px;stroke-linecap:butt;stroke-linejoin:miter;stroke-opacity:1"
d="m 80.286101,607.40635 0,19.69797"
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id="path3700"
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<path
id="path3702"
style="fill:none;stroke:#000000;stroke-width:1.18904614000000008px;stroke-linecap:butt;stroke-linejoin:miter;stroke-opacity:1"
d="m 79.370471,608.00594 0.316031,44.50894"
style="fill:none;stroke:#000000;stroke-width:1.18904614px;stroke-linecap:butt;stroke-linejoin:miter;stroke-opacity:1" />
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<path
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<text
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id="text3741"
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x="80.286102"
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style="font-size:40px;font-style:normal;font-weight:normal;fill:#000000;fill-opacity:1;stroke:none;font-family:Bitstream Vera Sans"
xml:space="preserve"><tspan
y="840.68811"
x="80.286102"
x="54.286102"
y="838.68811"
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inkscape:transform-center-x="-44.951788"
inkscape:transform-center-y="-23.233509"
transform="translate(9.2857143,37.85714)"><tspan
sodipodi:role="line"
id="tspan3743"
sodipodi:role="line">Membus</tspan></text>
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y="838.68811">SystemXBar</tspan></text>
<path
id="path3745"
style="fill:none;stroke:#000000;stroke-width:1.71061933000000010px;stroke-linecap:butt;stroke-linejoin:miter;stroke-opacity:1"
d="m 78.811482,753.21178 0,42.86093"
style="fill:none;stroke:#000000;stroke-width:1.71061933px;stroke-linecap:butt;stroke-linejoin:miter;stroke-opacity:1" />
id="path3745"
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<path
id="path3747"
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d="m 246.62209,753.66329 0.2545,43.89156"
style="fill:none;stroke:#000000;stroke-width:1.25056756px;stroke-linecap:butt;stroke-linejoin:miter;stroke-opacity:1" />
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<text
id="text3782"
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x="77.925713"
x="11.925713"
y="937.70087"
id="text3782"
transform="translate(9.2857143,37.85714)"><tspan
sodipodi:role="line"
id="tspan3784"
sodipodi:role="line">Speicher</tspan></text>
x="11.925713"
y="937.70087"> DDR4_2400_x64</tspan></text>
<path
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d="m 171.19983,853.68773 0,45.7691"
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</g>
<text
xml:space="preserve"
style="font-size:20px;font-style:normal;font-weight:normal;fill:#000000;fill-opacity:1;stroke:none;font-family:Bitstream Vera Sans"
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y="92.924606" /></text>
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y="525.94031" />
<text
xml:space="preserve"
style="font-size:20px;font-style:normal;font-weight:normal;fill:#000000;fill-opacity:1;stroke:none;font-family:Bitstream Vera Sans"
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id="text2971"><tspan
sodipodi:role="line"
id="tspan2973"
x="9.2857141"
y="1030.9336">System</tspan></text>
<g
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id="path3811"
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<rect
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