Der Entwurf von anwendungsspezifischen integrierten Schaltungen (ASIC) ist aufgrund der hohen Komplexitäten und kurzen Entwicklungszyklen nur unter weitestgehender Verwendung von CAD-Werkzeugen wirtschaftlich. Ein Teilschritt in der automatischen Synthese ist die Logiksynthese, in der eine Verhaltensbeschreibung, aus booleschen Logikzeichnungen bestehend, bezüglich Chipfläche und Laufzeit optimiert und auf die Gatter der Zieltechnologie abgebildet wird.
Die Laufzeitoptimierung in Schaltnetzen ist in der Regel ein iterativer Vorgang, in dem die mehrstufige Schaltungsstruktur solange umgeformt wird, bis die Lösung den geforderten Werten von Fläche und Verzögerungen genügt. Man spricht dabei von einem Trade-Off zwischen Chipfläche und Verzögerungen, da in der Regel mit einer Reduktion der Verzögerungen ein Flächenzuwachs einhergeht. Mittlerweile haben sich neben den klassischen, verhaltensbasierten Darstellungen für boolesche Funktionen auch sogenannte spektrale Verfahren etabliert. Für viele Klassen von booleschen Funktionen, wie z.B. arithmetische und symmetrische Funktionen gelten sie als kompakter als die klassischen Darstellungen und können unter Verwendung geeigneter Technologien (z.B. FPGA) auch flächengünstigere Realisierungen liefern.
In dieser Arbeit wurden Kombinationen von verhaltensbasierten und spektralen Darstellungen, sogenannte Mehrbereichsdarstellungen, in ihrer Anwendung in der Logiksynthese untersucht. Die Mehrbereichsdarstellungen wurden zur Berechnung des Laufzeitmodells für RAM-basierte FPGA und zu deren Laufzeitoptimierung und Technologieabbildung eingesetzt. Als ein Ergebnis konnte gezeigt werden, daß die Kompaktheit solcher kombinierten Darstellungen den Flächenzuwachs der Laufzeitoptimierungen nach einer Technologieabbildung auf RAM-basierte FPGA kompensieren kann.