Einen Beitrag zur Verbesserung der Marktchancen des Synthesewerkzeuges LOG/iC2 lieferte der neu entwickelte Basic VHDL Compiler. Ein erster Prototyp dieses Compilers wurde im Rahmen des Projekts KMU-AC8, einer direkten Fortsetzung des JESSI AC8 Projektes ,,Synthesis, Analysis and Optimization``, in enger Zusammenarbeit mit der Firma ISDATA am FZI implementiert und für eine Integration in die LOG/iC2 Syntheseumgebung vorbereitet. Da dieses Projekt insbesondere dem Technologietransfer der im Rahmen des AC8-Projektes erzielten Ergebnisse diente und hierbei besonderes Augenmerk auf die Bedürfnisse klein- und mittelständischer Unternehmen gelegt wurde, erfolgte ein Test der erstellten Evaluierungsversionen des VHDL-Compilers durch industrielle Anwender. Neben den Rückmeldungen und Wünschen seitens der Anwender steuerten die bereits im Vorgängerprojekt gemachten Erfahrungen die Weiterentwicklung des Prototypen. Der zwischenzeitlich im Praxiseinsatz befindliche Basic VHDL Compiler verdeutlicht den Erfolg dieses Projektes und den hierbei durchgeführten Technologietransfer.
Um die sprachlichen Möglichkeiten und Einsatzgebiete des Systems zu erweitern, wurde ein Preprozessor entwickelt, der nun eine sehr mächtige Sprachmenge für den Logik- und Steuerwerksentwurf ermöglicht. Weiterhin wurde die Architektur des Nachfolgeproduktes SynthesisVHDL entworfen und mit der Implementierung begonnen. Das neue System erweitert die Möglichkeiten der LOG/iC2-Syntheseumgebung um den VHDL-Entwurf auf der Register-Transfer-Ebene.
Die Entwicklung wurde begleitet von Evaluierungen von RT-Synthesesystemen für FPGAs. Neben einfachen Benchmarks, wie den in der Industrie verbreiteten PREP-Benchmarks, wurden komplexere Beispiele bis hin zu ATM-Steuerungen und Prozessoren untersucht. Ein weiterer wichtiger Punkt bei der Zusammenarbeit war der Technologietransfer und die Schulung des Projektpartners.