Ziel dieser Arbeit ist, eine multikriterielle Optimierung eines Entwurfs mittels Techniken der sequentiellen Resynthese zu erreichen. Optimierungsziele sind dabei Fläche, Verzögerungszeit und Leistungsaufnahme.
Der hier verfolgte Ansatz basiert auf einer Extraktion des sequentiellen Verhaltens von Teilschaltungen. Auf diese Weise wird eine Automaten-Darstellung generiert, welche effizient in symbolischer Form mittels BDDs repräsentiert und manipuliert werden kann. Dabei werden neue Verfahren zur Automatenreduktion untersucht.
Die Bearbeitung großer Schaltungen erfordert in der Regel aus Komplexitätsgründen eine Partitionierung des Entwurfs. Der hier vorgestellte Ansatz orientiert sich dabei nicht an den vorgegebenen Schaltungsblöcken, sondern nimmt eine blockübergreifende Repartitionierung und Optimierung vor. Die dabei zum Einsatz kommenden Algorithmen berücksichtigen Ähnlichkeiten der Register-Transfer Grundelemente (z.B. Addierer, Subtrahierer) sowie die Existenz von hierarchischen Operatoren (z.B. aus 1-Bit Addierern aufgebaute n-Bit Addierer). Auf oberster Ebene erhält man eine Partitionierung der Schaltung in Controller und Datenpfad. In der Arbeit wurde erstmals untersucht, wie Schaltungsblöcke auch über diese Schnittstelle hinweg verschoben werden können.